5月25日，由电气电子工程师学会（IEEE）举办的国际电路系统研讨会（ISCAS 2026）在上海举行。华为半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的演讲中，正式提出了全新的半导体发展定律——韬定律（Tau Scaling Law），主张以“时间缩微”替代传统的“几何缩微”，作为半导体与电子系统演进的核心指导原则。
韬定律详解：从几何微缩到时间微缩
何庭波在演讲中解释，τ（韬）的基本概念是电路中的信号传播延迟，由电阻（R）与电容（C）的乘积决定（τ=RC）。尽管芯片二进制信号通常被理解为瞬间切换，但实际在芯片和导线内部存在各种电阻和电容，使得信号变化并非瞬态，而τ正是衡量这一切换时间的关键参数。过去五十多年，晶体管体积占芯片大头，τ延迟主要来源于晶体管，摩尔定律指导下优化晶体管体积对频率提升收益显著。然而在3nm、2nm节点，晶体管自身延迟极小，但极细的导线导致内阻升高、τ变大，频率提升越来越困难。因此，华为提出应当以“时间缩微”替代“几何缩微”作为新指导原则，通过优化τ延迟来延续半导体性能提升。
技术路径：逻辑折叠与背面供电
针对τ延迟优化的具体方法，华为在演讲中重点提及“逻辑折叠”（Logic Folding）技术，即芯片立体堆叠。将原本平面设计的电路转化为3D结构，避免导线绕路、降低内阻，从而优化τ延迟。英特尔Foveros、AMD 3D V-Cache以及台积电SoIC都是类似的线路立体设计方案。此外，背面供电（Backside Power Delivery）成为另一个共识方向。在5nm及以下节点，供电网络消耗近40%的晶圆面积，迫使信号线反复迂回，增加τ延迟。英特尔的PowerVia搭配RibbonFET晶体管可实现超过90%的标准单元面积利用率，减少布线压力。华为虽未披露自研BSPDN（背面供电网络）技术的具体细节，但表示其逻辑折叠方案已充分考虑供电性能。
华为的实践与产品规划
基于韬定律，华为在过去六年中已设计并量产了381款芯片，服务于众多行业与市场。何庭波在ISCAS 2026上透露，今年秋季将有一款消费级芯片亮相，首发产品可能是Mate 90系列，这将是华为立体堆叠方案在大众市场的首次应用。到2031年，基于韬定律设计的高端芯片晶体管密度预计将达到与1.4纳米制程同等的水平。值得注意的是，韬定律并不局限于手机芯片，华为电脑、电视、平板所使用的麒麟同源芯片，以及昇腾（Ascend）系列AI处理器、计算卡等，都将成为该理论的受益者。何庭波表示：“当经过反复更新的摩尔定律依然难以客观反映现实的时候，技术行业是时候探索一个新的指导理论了。”
本文参考来源：爱范儿
微信扫描下方的二维码阅读本文
