标签： 逻辑折叠

华为在上海半导体研讨会上宣布，计划在2031年通过自研“逻辑折叠”技术实现等效1.4纳米制程的晶体管密度。该技术通过堆叠两颗芯片增加密度，无需先进EUV光刻机。结合SAQP等工艺，华为意图在2030年代中期追赶上台积电同代节点，但散热等工程挑战尚未明朗。