2026年5月25日，华为在IEEE国际电路与系统研讨会（ISCAS）上正式提出一项新的半导体发展指导原则——Tau缩放定律（Tau Scaling Law），旨在为传统摩尔定律逼近物理与经济极限后的半导体演进提供全新路线。华为半导体业务总裁何庭波（He Tingbo）在题为“New Semiconductor Path in Practice”的主旨演讲中详细阐述了这一理念。
过去50余年，半导体产业依赖几何缩放（Geometric Scaling），即通过不断缩小晶体管尺寸来提升性能。但如今，先进工艺节点的单芯片设计成本已超过10亿美元（约合人民币72亿元），晶体管成本的下降基本停滞。何庭波指出，行业的关注点应从“空间”转向“时间”，以信号传播延迟的时间常数τ（Tau）作为衡量技术进步的核心指标。Tau缩放定律主张在整个计算堆栈中系统性地压缩τ值，从而在不依赖最新光刻设备的条件下持续提升性能与密度。
LogicFolding与麒麟处理器路线图
Tau缩放定律的技术基石是一项名为LogicFolding的设计方法。LogicFolding将数字、模拟和存储电路堆叠成垂直有源层，从而在固定工艺节点上大幅提升晶体管密度与能效。华为披露的数据显示，在移动SoC应用中，LogicFolding已实现晶体管密度提升55%，能效提升41%。
依据Tau缩放定律，华为为其麒麟处理器制定了清晰的演进路线图。首款采用LogicFolding的麒麟芯片其CPU大核频率将达到3.1 GHz；后续版本将分别提升至3.39 GHz和3.71 GHz；随后频率将突破4 GHz大关。长期目标方面，华为预计到2031年，基于Tau缩放定律的高端芯片可达到等效1.4 nm（14 Å）工艺的晶体管密度。
面向AI基础设施的扇出困境解决方案
在AI计算领域，Tau缩放定律专门应对“扇出困境”（Fan‑Out Dilemma）——即存储和供电资源受限于芯片周长而无法随计算能力同步扩展。华为通过三维互连技术，将这些资源移至芯片表面，使存储和供电能力可随芯片面积而非周长进行缩放。相关AI基础设施技术包括：
一种基于以太网的协议，将端到端远程访问延迟从数十微秒降至约100纳秒；以及一套高密度光互连引擎，提供8 Tb/s带宽，将SerDes传输距离从约0.001 km缩短至0.00005 km，同时将面板到面板之间的通信距离延伸至0.1 km。
何庭波在演讲中还提到，华为围绕Tau缩放定律的理念已进行约六年的技术积累与芯片设计实践。这意味着相关技术方案并非短期构想，而是在实际工程环境中逐步验证并落地的成果。
从产业角度看，Tau缩放定律的提出标志着华为试图走出一条不同于传统摩尔定律的差异化半导体发展道路。在先进光刻设备获取受限的背景下，通过“时间”维度上的架构创新来延续性能提升，对于整个中国半导体产业链具有独特的参考价值。
本文参考来源：Car News China
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