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北京大学开发适配华为LogicFolding架构的3D芯片设计EDA工具

北京大学开发适配华为LogicFolding架构的3D芯片设计EDA工具 - 3D芯片设计, Kirin处理器, LogicFolding, 北京大学, 华为, 垂直堆叠, 电子设计自动化(EDA)

北京大学集成电路学院推出专为华为LogicFolding架构打造的电子设计自动化（EDA）工具原型，采用真3D整体优化方法，在测试中实现内部连线长度缩减30%并改善性能与散热。该工具为华为实现无需EUV的1.4nm等效制程目标提供了设计层支持。

华为推出Tau缩放定律：取代摩尔定律的半导体新路径

华为推出Tau缩放定律：取代摩尔定律的半导体新路径 - 3D芯片设计, Kirin处理器, LogicFolding, 北京大学, 华为, 垂直堆叠, 电子设计自动化(EDA)

华为在2026年IEEE ISCAS上正式提出Tau缩放定律，以信号传播延迟时间常数τ为核心度量，通过LogicFolding等设计方法在固定工艺节点上实现晶体管密度与能效的大幅提升，并公布了麒麟处理器未来数年的频率及密度路线图。

Kirin2026：华为宣称下一代旗舰SoC能效提升41%，晶体管密度达238 Mtr/mm²

Kirin2026：华为宣称下一代旗舰SoC能效提升41%，晶体管密度达238 Mtr/mm² - 3D芯片设计, Kirin处理器, LogicFolding, 北京大学, 华为, 垂直堆叠, 电子设计自动化(EDA)

华为官方近日公布了下一代海思Kirin旗舰SoC Kirin2026（或命名为Kirin9050）的规划。该芯片将采用新的芯片设计理念和LogicFolding技术，晶体管密度达到238 Mtr/mm²，性能核心最高频率提升12.7%，能效提升41%，并有望在成本方面取得优势。芯片预计今年晚些时候推出，代工业务依赖于中芯国际（SMIC）。尽管规格大幅提升，但与高通等采用台积电和三星先进节点的SoC相比，Kirin2026仍将处于劣势。