华为在上海举行的半导体研讨会上宣布，其研发的“逻辑折叠”（Logic Folding）芯片技术有望在2031年实现等效于1.4纳米制程的晶体管密度，届时将具备与台积电同代节点竞争的能力。华为半导体负责人何庭波在会上表示，这一技术路径将使中国半导体制造在不依赖极紫外（EUV）光刻机的情况下，大幅缩小与行业领先者的差距。
技术背景：中芯国际的制程现状
目前，中国大陆领先的半导体代工厂中芯国际（SMIC）在制程节点上落后台积电、三星代工和英特尔数个世代。尽管这一差距在短期内难以弥合，但华为的路线图意图在2030年代中期让其技术生态具备与西方同业同台竞技的实力。据Notebookcheck报道，华为计划在2031年直接对标台积电的1.4纳米节点，虽然届时可能仍落后一代左右，但足以支撑中国科技产业链的自主运转。
逻辑折叠技术解析
提升晶体管密度的新路径
华为将此技术称为“逻辑折叠”（Logic Folding），它本质上是对现有3D堆叠技术的改进。具体做法是将两颗芯片垂直堆叠在一起，从而在不减小光刻图案尺寸的前提下提升单位面积的晶体管密度。这一思路绕过了对极小线宽光刻的需求，而后者正是EUV工具的用武之地——目前中国尚无法获得先进的EUV光刻机。
与传统的3D NAND或封装级堆叠不同，逻辑折叠希望在逻辑芯片的制造层面实现单片集成，从而带来更高的互联密度和更短的信号延迟。华为称，下一代麒麟（Kirin）2026芯片将成为首款采用逻辑折叠技术的商用产品，不过该芯片的等效制程节点尚未明确，但逻辑折叠会先在较成熟节点上验证，再逐步推向更先进节点。
中国EUV进展与SAQP协同
为了最终达到1.4纳米节点所需的物理分辨率，中国也在推进自有EUV光刻机的研发。据称，在前ASML工程师的协助下，中国大陆已经组装出一台可部分运作的EUV原型机，但目前尚未具备生产能力。华为在内的各方期望该设备能在2031年左右达到实用化。与此同时，华为自身也在通过自对准四重图案化（SAQP）等技术攻克2纳米节点的设计屏障。SAQP是一种多重图案化技术，可以在没有EUV的情况下实现接近7纳米乃至5纳米的线宽，华为和中芯国际正在结合SAQP与逻辑折叠，试图在传统光刻条件下突破5纳米壁垒，进而实现更致密的硅片。
何庭波指出，逻辑折叠与国产EUV进展将形成互补：前者通过堆叠增加密度，后者通过缩小线宽进一步缩放尺寸。两条路线并用，有望使中国半导体制造在2031年达到相当于台积电1.4纳米节点的等效密度。不过，要达到台积电同代的晶体管性能和功耗指标，仍需要解决工程实现中的诸多具体问题。
散热挑战与未解难题
逻辑折叠最直接的物理障碍是散热。将两颗芯片垂直堆叠后，热流密度显著增加，而传统散热设计难以有效将中间层热量导出。华为在此次研讨会上并未专门讨论散热解决方案，这也成为外界关注的主要疑问。如果不解决热管理问题，即使能够制造出更高密度的芯片，其工作频率和可靠性也可能受到限制。
此外，堆叠带来的测试、良率和电源分配等挑战也需逐一克服。目前距离2031年还有五年时间，华为可以利用这段时间优化工艺效率，并逐步从早期的逻辑折叠产品（如麒麟2026）中积累经验。以华为近年来的演进速度来看，上述时间窗口或许足够支撑其解决主要技术短板。
华为的官方表态显示，其对逻辑折叠的定位并非替代传统制程微缩，而是作为一种增量技术，在光刻条件受限的情况下延续摩尔定律。即便2031年无法在绝对晶体管尺寸上与台积电看齐，但在等效密度上接近，足以维持中国海思等设计公司对高性能芯片的竞争力。
目前该技术仍处于早期研发阶段，实际量产时间、良率和具体性能指标尚未公开。随着国产EUV工具的逐步成熟以及SAQP等工艺的导入，华为期望在2030年代中期以前形成一套不依赖海外设备的芯片制造能力，从而在半导体供应链重构中占据一席之地。
（本文基于Notebookcheck、Bloomberg等外电报道编译整理，客观呈现公开声明，不构成对未来效果的承诺）
本文参考来源：Notebookcheck
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